8421全加器vhdl设计,全加器实现8421码转换余三码

全加器是如何完成设计的呢?

首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器。全加器有3个输入端：a，b，ci；有2个输出端：s，co.与3-8译码器比较，3-8译码器有3个数据输入端：A，B，C；3个使能端；8个输出端，OUT（0-7）。

使用两个8选1数据选择器设计全加器的步骤：将两个8选1数据选择器连接起来。将第一个8选1数据选择器的输出作为全加器的输入A和输入B。将第二个8选1数据选择器的输出作为全加器的进位输入C。

根据全加器的功能要求，写出真值表。全加器功能： C_S = X + Y + Z。真值表，放在插图中了。（用数据选择器设计时，卡诺图、化简、逻辑表达式，都是不需要的。） 选定输入输出接口端。

一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。

如何利用3-8译码器设计全加器?

1、将3-8译码器的输出OUT（7）作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT（7）作为一个4输入的或门的输入。或门的输出作为加法器的进位输出。即完成了加法器的设计。

2、利用3/8译码器实现一位全减器与实现一位全加器异同如下：相同之处：都可以使用3/8译码器来实现。输入信号都包括两个二进制位（A和B）。

3、两个低电平有效的赋能输入端和一个高电平有效的赋能输入端减少了扩展所需要的外接门或倒相器，扩展成24线译码器不需外接门；扩展成32线译码器，只需要接一个外接倒相器。在解调器应用中，赋能输入端可用作数据输入端。

4、用正相输出的 3-8 译码器、以及或非门，是可以的。

8位并行二进制全加器

1、定义了8位二进制全加器顶层设计元件端口信号，输入端口：AIN， BIN，是八个二进制数，数据类型被定义为STD_LOGIC_VECTOR。

2、主要作用是用多片74LS283构成nx4加法器时，可以直接将高位的C0与低位的C4直接相连。可以够成多位加法器。如2个74LS283串联构成8位加法器。

3、稳定2小时才能稳定输出。定义了8位二进制全加器顶层设计元件端口信号，输入端口：AIN，BIN，是八个二进制数，数据类型被定义为STD_LOGIC_VECTOR。

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